（原标题：这三种先进芯片测试时间，值得存眷！）
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在先进电子家具界限，举例智高手机和计较机中的袖珍芯片，确保这些芯片正常责任至关紧迫。测试这些芯片的设施有许多种，目下用作着手进时间的三种紧迫时间是节能测试、多层和垂直芯片测试以及镶嵌式中枢组件测试。这些测试时间共同确保为咱们的开荒供电的芯片节能、更快、更可靠，从而使咱们的电子家具更智能、使用寿命更长。
手脚主题先容的一部分，这里有一些可供清醒观念的基础术语。
节能测试
指的是在测试过程中刺目捏造功耗以确保电子开荒节能的测试设施。
跟着芯片狡计中不同部件的组合以及芯片本人的变小，它所能实际的任务也变得越来越复杂。这导致需要测试的数据量和测试芯片所需的时辰显然加多。与正常责任比拟，芯片在测试时间破费的电量要多得多。
因此，芯片可能会变得过热，导致测试失实、可靠性问题、可用芯片数目减少（产量问题），大要在最坏的情况下损坏开荒。这即是为什么东说念主们越来越存眷节能的测试设施，以堤防这些问题。
底下先容在测试过程中捏造芯片功耗的主要设施。
稚子耗自动测试模式生成（ATPG）设施专注于创建减少芯片中发生的行为量的测试模式，从而捏造测试时间使用的功率而不影响芯片的尺寸或性能。
接受扫描狡计的芯片节能测试设施主要包括四种时间：
第一种设施是在全扫描电路中添加一个礼貌模块，用于治理扫描电路中的输入信号，以减少电路中无须要的行为，从而有助于从简动力。
第二种设施称为扫描旅途分段。它将扫描旅途分红几段，这么不错在不蔓延测试时辰的情况下落低测试时间的能耗。
第三种设施由 Whetzel 等东说念主建议，他们引入了自安妥电路来礼貌扫描电路中的信号流。这种设施允许落寞礼貌每条扫描旅途，从而减少能耗。
第四种设施侧重于增强时钟系统。举例，一种设施使用多个扫描旅途，每个旅途皆有我方的时钟，以处理测试的不同部分。另一种由 Bonhomme 等东说念主建议的设施是使用不错关闭的时钟（门控时钟）或由时钟树供电的时钟来更灵验地治理不同的扫描旅途。
测试数据压缩的节能设施旨在捏造扫描过程中的功耗和测试过程中的测试数据量。目下，数据压缩设施主要有三种类型：
使用线性减压的设施。
使用播送扫描的设施。
使用基于代码的压缩的设施。
多层垂直芯片测试
这波及测试垂直堆叠以从简空间和升迁性能的复杂集成电路的功能和可靠性。
连年来，使用硅通孔 (TSV) 的多层芯片发展飞速，被视为具有稠密潜在利用远景的有前途的时间。3D 芯片具有几个要津上风：镌汰了组件之间的贯穿、捏造了能耗、加多了可拼装在一齐的部件数目、减少了干与并加速了电路的责任速率。该时间还不错创建具有多种功能的新开荒和电路系统。
天然 3D 芯片有许多平正，但也带来了一些时间挑战，尤其是在测试方面。其中一个问题是，天然多层 3D 芯片不错杀青更好的集成，但可用于测试的引脚数目仍然有限，因为它们只可放弃在芯片的旯旮。这种死心导致用于测试芯片内每个模块的资源减少，从而捏造了礼貌和不雅察芯片电路的才略，从而使测试变得愈加顾惜和复杂。
另一个挑战是，频频用于贯穿 3D 芯片不同层的硅通孔 (TSV) 容易出现制造劣势。面前的 TSV 制造工艺并非绰绰有余，需要升迁 TSV 产量。TSV 分娩过程中引入的这些新劣势使测试过程更具挑战性。
由于 3D 芯片的制作时势私有，测试起来愈加复杂。3D 芯片测试进程主要有多个法子：
键合前芯片测试：此法子在将单个芯片堆叠在一齐之前对其进行测试。目标是加多正常责任的芯片数目，并确保尽早发现任何有故障的芯片，以免它们插足 3D 堆叠过程。
键合中堆叠测试：此测试对部分堆叠的芯片进行，主要用于识别键合过程中可能出现的任何劣势。
键合后堆叠测试：此法子测试十足堆叠的芯片，以搜检在晶圆减薄、瞄准和键合等过程中可能出现的任何新问题。它还确保 3D 堆叠和层间贯穿 (TSV) 正常责任。键合测试后，将研讨早期测试（键合前和键合中）的终端，以匡助捏造总体测试资本。在此阶段，由于 3D 芯片更复杂，它还濒临与热量有关的问题，因此优化测试成立以改善冷却杰出紧迫。
封装测试：整个芯片层皆堆叠完结并完成最终封装后，十足拼装的3D 芯片将经过最终搜检，以确保一切按预期运行，然后才略出厂。关于 3D 集成电路 (IC)，在测试过程中，既要研讨传统的 2D IC 劣势和故障模子，又要研讨 3D IC 特有的私有故障模子。主要有两个方面需要研讨：
与 TSV 互连有关的劣势：硅通孔 (TSV) 问题可能在制造过程中、与下一层粘合过程中或 3D 堆栈的使用寿命时间出现。常见问题包括微孔导致贯穿不安谧、针孔导致短路、种子层去除不妥导致 TSV 之间短路、氧化或稠浊导致的粘合质地问题、TSV 高度变化、芯片之间的颗粒以及粘合过程中的错位导致开路或短路。
3D 工艺导致芯片里面出现新劣势：3D 制造法子可能会引入程序测试无法发现的新劣势。举例，晶圆减薄可能会产生电气特色下落、性能变化和产量捏造等劣势。热耗散和机械应力也可能导致劣势，在细腻堆积的较薄芯片层中，热量会积攒，而且散热时势有限。堆叠中的不同材料不错以不同的速率彭胀和缩小，从而导致热应力，进而导致进一步故障。
里面（镶嵌式）中枢组件测试
在开荒内进行片上测试以确保其正常运行。
图1：镶嵌式中枢测试硬件结构
跟着集成电路时间的跳跃和狡计妙技的升迁，目下不错将整个这个词系统放在单个芯片上，即片上系统(SoC)。为了升迁狡计成果并加速家具开发速率，近似使用中枢学问产权 (IP) 已成为 SoC 狡计中的常见作念法。关联词，这种设施使测试带有镶嵌式中枢的 SoC 变得愈加顾惜。
1997 年，镶嵌式中枢测试责任组配置，旨在制定测试这些镶嵌式中枢的程序。2005 年 3 月，IEEE 董事会批准了 IEEE Std 1500，这是一种简化测试这些镶嵌式中枢过甚有关电路的程序设施。2005 年 7 月，好意思国国度程序协会 (ANSI) 厚爱接受了镶嵌式中枢测试程序，并于 2005 年 8 月发布。
测试 SoC 中的镶嵌式内核需要确保在测试过程中不错灵验礼貌和不雅察每个内核。可不雅察性意味着不错十足探访 IP 内核，这不错通过使用测试探访机制在 SoC 引脚和镶嵌式内核之间传输数据来杀青。这波及将内核的数据宽度与 SoC 的数据宽度相匹配，这需要在内核周围狡计一个测试包装器以安妥不同的数据大小。可礼貌性是指礼貌 IP 内核的才略。要测试它，需要激活 IP 内核并将其切换到测试模式，然后在测试后复返正常运行。此过程波及界说内核的运行时势以及治理它所需的礼貌号令。
基于镶嵌式核的 SoC 测试的 IEEE 1500 程序主要由两部分构成：中枢测试结构和中枢测试言语 (CTL)。中枢测试结构包括包装器、测试探访机制 (TAM)、测试生成器和测试反馈器。包装器是围绕 IP 核的逻辑，提供程序的测试环境。测试探访机制用于发送测试信息，举例测试输入和输出。测试生成器创建测试教唆，而测试反馈器则分析和比较测试终端。
中枢测试言语 (CTL) 是测试 IP 核时分享测试信息的程序设施。硬件测试包装器使用寄存器为 IP 核创建测试环境。这些寄存器分为三类：
包装器教唆寄存器：将测试包装器置于测试模式并初始测试周围的中枢。
包装器数据寄存器：包括用于治理数据传输的包装器界限寄存器和包装器旁路寄存器，为数据快速通过中枢提供快捷时势。
中枢数据寄存器：指被包装器包围的中枢里面寄存器。
IEEE Std 1500 程序化了测试包装器和测试探访机制的接口，旨在简化中枢测试和 SoC 级测试开发。为了救助中枢测试的重用和 SoC 级测试的开发，IEEE Std 1500 责任组还配置了一个 CTL 责任组。该小组匡助描画多样中枢测试所需的复杂时序信号以及如安在 SoC 级治理它们。分享的信息包括测试设施、模式、表率、测试数据、故障模子以及可测试硬件的详备信息。
论断
先进的半导体集成电路测试波及几个要津界限，包括节能测试、多层3D芯片测试以及片上系统（SoC）中的镶嵌式内核测试。
节能测试专注于捏造测试过程中的功耗，以堤防过热和芯片的潜在损坏。
由于堆叠了多个层，3D IC 测试濒临着私有的挑战，其中硅通孔 (TSV) 中的劣势和热治理是要津问题。测试过程波及多个阶段，以便尽早发现劣势并确保芯片性能正常。
SoC 中的镶嵌式中枢测试可确保每个中枢皆能被灵验探访、礼貌和测试。IEEE 1500 程序提供了一个框架，可使用测试包装器、探访机制和特定测试言语来测试这些中枢。
这些时间关于确保日益复杂和节能的当代芯片正常运行无失实至关紧迫。先进的半导体集成电路测试时间在确保电子开荒的可靠性、成果和性能方面阐扬着至关紧迫的作用。通过实施节能测试设施，惩办测试多层和垂直芯片的挑战，并死守测试镶嵌式中枢的程序，半导体制造商不错在优化测试进程的同期升迁家具的质地和功能。
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